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简介

错误 #2020

且末基站出现时钟同步异常，导致进展无法正常启动

由 匿名用户 在 大约一年 之前添加. 更新于 11 个月 之前.

状态:
已解决
优先级:
普通
指派给:
-
类别:
-
开始日期:
2024-08-06
计划完成日期:
% 完成:

0%

预期时间:
问题归属:
DRV, FPGA, PHY
发现问题版本:
Rel_2.1.14P
目标解决问题版本:
Rel_2.1.15P
FPGA板卡类型:
115P+PRU
CPU类型:
Xeon-gold5218(宝德)

历史记录

#1

由 匿名用户 更新于 大约一年 之前

  • 状态 从 新建 变更为 转测试

问题修改完成，版本已经更新至【YZS_PRU_V2.2.23_20240806】

#2

由 匿名用户 更新于 11 个月 之前

  • 状态 从 转测试 变更为 已解决

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