错误 #2036
2.1.14p_pre2_T5_patch版本，上行双天线，上行灌包380M，实际速率只能上来250M左右，误码率在10%左右，MCS始终在15——20之间，提单跟踪，该问题在T2版本同样出现
开始日期:
2024-08-13
计划完成日期:
% 完成:
0%
预期时间:
问题归属:
DU, FPGA, PHY
发现问题版本:
Rel_2.1.14P
目标解决问题版本:
Rel_2.1.15P
FPGA板卡类型:
CPU类型:
描述
在此基础上主要做了如下尝试：
1、同样的环境，改成上行单天线，上行速率可到180M稳定，误码率小于1%——证明空口环境良好；
2、上行双天线，分别灌包380M、灌包50M，误码率均在10%左右——即小流量下误码率也降不下去；
3、上行双天线，分别配置BSR=250000，灌包50M，BSR=1750000，灌包50M，误码率均在10%左右——证明BSR和误码率也没有关系；
4、观察phy日志，发现层1的ANT0、ANT1snr值差距较小，在1个db以内；层2的ANT0、ANT1差3个db，snr整体也都在20左右，没有特别差；
5、同样观察了一下产品的测试情况，产品环境两根天线的snr差10个db，但是效果略好于西安。
所以造成当前上行双天线无法到达峰值速率的原因，还未明确找到，提单跟踪
文件
历史记录
由 赵 强 更新于 3 个月 之前
- 文件 img_v3_02gr_5caa7562-b573-45ea-958f-b949211cef7g.jpg img_v3_02gr_5caa7562-b573-45ea-958f-b949211cef7g.jpg 已添加
- 文件 20250124-114019.jpg 20250124-114019.jpg 已添加
- 状态 从 进行中 变更为 挂起
采数回灌，频域数据上深衰较多，算法仿真能够解对。实现侧LDPC译码异常导致解不对。