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错误 #2254

【2.1.15P_Pre1T4】北京179环境，出现上行译码超时，done信号无法返回，导致上行挂死

由 吕 国荣 在 7 个月 之前添加. 更新于 7 个月 之前.

状态:
进行中
优先级:
普通
指派给:
吕 国荣
类别:
-
开始日期:
2024-10-18
计划完成日期:
% 完成:

0%

预期时间:
问题归属:
FPGA, PHY
发现问题版本:
Rel_2.1.15P
目标解决问题版本:
Rel_2.1.15P
FPGA板卡类型:
CPU类型:

历史记录

#1

由 吕 国荣 更新于 7 个月 之前

【15p_pre2T4_5.8G】1017-1018压力测试结果
测试版本：15p_T4基线（1015）版本
测试设备：核心网 192.168.8.219 基站 192.168.8.179
基站配置：大上行上行单天线，3台RU合并MRU起站（2旧+1新）
测试配置：7台星创CPE，1台四信CPE。（测试环境差，RSRP分布在-100dbm~-113dbm区间）
测试场景：每终端下行10M，部分终端上行100M，基站满速。
测试时间：10h
测试结果：phy挂死，已提log分析。

#2

由 吕 国荣 更新于 7 个月 之前

  • 状态 从 新建 变更为 进行中

问题表现：

[10-18 02:23:56.197][INFO ][TTI_START]: SlotIdx[5115] CellTiming[0]
[10-18 02:23:56.197][INFO ]FH_PUSCH_RX, CellIdx[0] FPGAslot[255,7,0] slotIdx[5114] gPkt[8316]
[10-18 02:23:56.197][INFO ]     [DDR Paras]-CRNTI[17127]-SlotAdvIdx[5115] UEID[0] UEIdx_DDR[110] HARQ_ID[11] NID[0] CB_NUM[1] RV[3]
[10-18 02:23:56.197][INFO ]     [DDR Paras]-CRNTI[17069]-SlotAdvIdx[5115] UEID[1] UEIdx_DDR[52] HARQ_ID[10] NID[1] CB_NUM[2] RV[0]
[10-18 02:23:56.197][INFO ]     [DDR Paras]-CRNTI[17036]-SlotAdvIdx[5115] UEID[2] UEIdx_DDR[19] HARQ_ID[0] NID[1] CB_NUM[7] RV[0]
[10-18 02:23:56.197][INFO ] Estimated SNR after CE: SlotAdvIdx[5114] CRNTI[17036]-Ant[0]: --powerbits[11.694] RSRP[-59.904] fEstSnr[21.852]dB RBStart[4] RBSize[101]
[10-18 02:23:56.197][INFO ] SlotAdvIdx[5114] CRNTI[17036]-Layer(0): fEstAvgSnr[153.175] freq_offset[-71.292]Hz tmp_TAEst[0] TAEst[4] AntSelect[0] DMRSNum[2]
[10-18 02:23:56.197][INFO ] Estimated SNR after CE: SlotAdvIdx[5114] CRNTI[17127]-Ant[0]: --powerbits[10.379] RSRP[-67.818] fEstSnr[15.808]dB RBStart[105] RBSize[62]
[10-18 02:23:56.197][INFO ] SlotAdvIdx[5114] CRNTI[17127]-Layer(0): fEstAvgSnr[38.088] freq_offset[-4.175]Hz tmp_TAEst[0] TAEst[10] AntSelect[0] DMRSNum[2]
[10-18 02:23:56.197][INFO ] Estimated SNR after CE: SlotAdvIdx[5114] CRNTI[17069]-Ant[0]: --powerbits[10.024] RSRP[-69.958] fEstSnr[17.344]dB RBStart[167] RBSize[102]
[10-18 02:23:56.197][INFO ] SlotAdvIdx[5114] CRNTI[17069]-Layer(0): fEstAvgSnr[54.244] freq_offset[19.830]Hz tmp_TAEst[0] TAEst[-11] AntSelect[0] DMRSNum[2]
[10-18 02:23:56.198][INFO ]phy_ebbu_pool_update_multi_cell_status, SfIdx[5116] CurrentSfIdx[5116] CellNum[1]
[10-18 02:23:56.198][INFO ][TTI_START]: SlotIdx[5116] CellTiming[0]
[10-18 02:23:56.198][INFO ]FH_PUSCH_RX, CellIdx[0] FPGAslot[255,7,1] slotIdx[5115] gPkt[8317]
[10-18 02:23:56.198][INFO ]     [DDR Paras]-CRNTI[17036]-SlotAdvIdx[5116] UEID[0] UEIdx_DDR[19] HARQ_ID[8] NID[0] CB_NUM[9] RV[2]
[10-18 02:23:56.198][INFO ]     [DDR Paras]-CRNTI[17069]-SlotAdvIdx[5116] UEID[1] UEIdx_DDR[52] HARQ_ID[3] NID[1] CB_NUM[2] RV[0]
[10-18 02:23:56.198][INFO ]     [DDR Paras]-CRNTI[17127]-SlotAdvIdx[5116] UEID[2] UEIdx_DDR[110] HARQ_ID[7] NID[1] CB_NUM[1] RV[0]
[10-18 02:23:56.198][INFO ] Estimated SNR after CE: SlotAdvIdx[5115] CRNTI[17127]-Ant[0]: --powerbits[7.082] RSRP[-87.672] fEstSnr[-6.312]dB RBStart[4] RBSize[59]
[10-18 02:23:56.198][INFO ] SlotAdvIdx[5115] CRNTI[17127]-Layer(0): fEstAvgSnr[0.234] freq_offset[548.775]Hz tmp_TAEst[-352] TAEst[0] AntSelect[0] DMRSNum[2]
[10-18 02:23:56.198][INFO ] Estimated SNR after CE: SlotAdvIdx[5115] CRNTI[17069]-Ant[0]: --powerbits[9.709] RSRP[-71.857] fEstSnr[12.720]dB RBStart[63] RBSize[102]
[10-18 02:23:56.198][INFO ] SlotAdvIdx[5115] CRNTI[17069]-Layer(0): fEstAvgSnr[18.708] freq_offset[51.640]Hz tmp_TAEst[0] TAEst[-12] AntSelect[0] DMRSNum[2]
[10-18 02:23:56.198][INFO ] Estimated SNR after CE: SlotAdvIdx[5115] CRNTI[17036]-Ant[0]: --powerbits[11.157] RSRP[-63.138] fEstSnr[19.619]dB RBStart[165] RBSize[104]
[10-18 02:23:56.198][INFO ] SlotAdvIdx[5115] CRNTI[17036]-Layer(0): fEstAvgSnr[91.611] freq_offset[-61.362]Hz tmp_TAEst[0] TAEst[3] AntSelect[0] DMRSNum[2]
[10-18 02:23:56.198][INFO ]phy_ebbu_pool_update_multi_cell_status, SfIdx[5117] CurrentSfIdx[5117] CellNum[1]
[10-18 02:23:56.198][INFO ][TTI_START]: SlotIdx[5117] CellTiming[0]
[10-18 02:23:56.198][ERROR]============================[ul_task_PrintRec:5117]==================================
[10-18 02:23:56.198][ERROR]UL_FPGA_PUSCH|UL_FPGA_PRACH|UL_FPGA_DECODE|UL_PUSCH_DMRS0|UL_PUSCH_DMRS1|UL_PUCCH|UL_SRS|UL_TB
[10-18 02:23:56.198][ERROR]5115         |5099         |5108          |5115          |5115          |5115    |5115  |5112      -----------译码返回的最后一个是 5108  ，当前slot是 5117
[10-18 02:23:56.198][ERROR]Pre UL list is not completed CellIdx[0] CurrSlot[5117] PreSlot[5109] SfIdx[5117] Ctx[5] gMySfn[81208316] Ul_timeout_cnt[1]
[10-18 02:23:56.199][INFO ]phy_ebbu_pool_update_multi_cell_status, SfIdx[5118] CurrentSfIdx[5118] CellNum[1]

#3

由 吕 国荣 更新于 7 个月 之前

老杨分析是 ：
fpga的数据处理已经完成， 但是PHY done信号收不到，应该是 PICe上的done信号丢失了。

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