错误 #2467
15Ppre1_T5版本,3.3G同频切换,因时序问题导致的切换流程异常。
开始日期:
2024-11-27
计划完成日期:
% 完成:
0%
预期时间:
问题归属:
CU
发现问题版本:
Rel_2.1.15P
目标解决问题版本:
Rel_2.1.15P
FPGA板卡类型:
CPU类型:
描述
15Ppre1_T5版本,3.3G同频切换。切换流程异常
和目标侧收到reconfiguration complete和DownlinkRANStatusTransfer的时序性相关
若重配完成在前就会导致基站不向核心网发HandoverNotify,切换流程异常,终端切换后掉线。
同步基站和核心网侧时间后,因系统暂不稳定,待验证。
文件
历史记录
由 席 振斌 更新于 10 个月 之前
问题原因:通过目前基站侧的报文分析,直接原因是目标侧DownlinkRANStatusTransfer在重配置完成信令后收到,导致目标侧资源块的状态机更新错误,根据源侧和目标侧的信令流程的时间间隔推测根本原因为核心网处理UplinkRANStatusTransfer到发出DownlinkRANStatusTransfer的间隔太长了,导致目标侧在重配置完成才收到DownlinkRANStatusTransfer,DownlinkRANStatusTransfer必须要在重配置完成之前收到,目标侧才能更新hfn和sn,这样切换后目标侧的上下行数据才不会有问题;
需要再复现一次,根据基站和核心网的报文在时间点对齐后再分析,证明根本原因的推测