错误 #583: 下行4天线误码率50%，速率不达标 - 下行4天线 - 云智软通研发流程管理系统

错误 #583

下行4天线误码率50%，速率不达标

由吕国荣在将近 4 年之前添加. 更新于将近 4 年之前.

状态:

已解决

优先级:

普通

指派给:

吕国荣

目标版本:

Rel_2.1.7P

开始日期:

2021-07-02

计划完成日期:

2021-07-20

% 完成:

80%

预期时间:

问题归属:

系统

CPU类型:

文件

1.png (25.3 KB) 1.png

下行4天线测试结果

吕国荣, 2021-07-15 15:04

历史记录

由吕国荣更新于将近 4 年之前

状态从新建变更为 进行中

修改下行的mcs22 15 8 发现误码率没有变化，仍然在50%
错误率情况如下：

初传   rv0     35102
重传1  rv2     35048
重传2  rv3     3733

可以看到初传基本全错。重传的基本都对了。

抓取log分析：//3次分别为初传，重传，第二次重传的log ，目前看到只有 pdcch的聚合等级和ccestartIndex有区别

[07-01 11:27:17.755][DEBUG]====================PDSCH tx@(TxFrm[459], SlotNum[17])=======================
[07-01 11:27:17.755][DEBUG]  nRNTI[17045]  nUEId[0]   BWPSize[273]  nBWPStart[0]  nSubcSpacing[1]  nCpType[0]  nNrOfCodeWords[1]  nMcsTable[0]
[07-01 11:27:17.755][DEBUG]  MCS0[15] MCS1[0] TransmissionScheme[0]  NrOfLayers[4]  PortIndex(0-7)[0, 1, 2, 3,  0, 0, 0, 0]
[07-01 11:27:17.755][DEBUG]  nNid[196]  nSCID[0]  nNIDnSCID[196]  NrOfAntennaPorts[4]  VRBtoPRB[0]  RBBundleSize[4]  PMI[0]  StartSymbolIndex[1]
[07-01 11:27:17.755][DEBUG]  NrOfSymbols[5]  ResourceAllocType[1]  NrOfRBGs[0]  RBStart[0]  RBSize[26]  RBGIndex(0-4)[0, 0, 0, 0, 0]
[07-01 11:27:17.755][DEBUG]  TBSize0[1505] TBSize1[0] RBGSize[0]  RV0[0] RV1[0] HARQID[12]  NDI0[0] NDI1[0] MappingType[0]
[07-01 11:27:17.755][DEBUG]  DMRSConfigType[0]  NrOfCDMs[2]  NrOfDMRSSymbols[1]  DMRSAddPos[1]  PTRSPresent[0]  NrOfPTRSPorts[0]  PTRSTimeDensity[0]
[07-01 11:27:17.755][DEBUG]  nPTRSPortIndex0[0]  nPTRSPortIndex1[0]  nNrOfDMRSAssPTRS[0], nNrOfDMRSAssPTRS[0]  nPTRSFreqDensity[0]  nPTRSReOffset[0]
[07-01 11:27:17.755][DEBUG]  nCodebookType[0]  nEpreRatioOfPDSCHToPTRS[0]  nEpreRatioOfDmrsToSSB[0]
[07-01 11:27:17.755][DEBUG]=============================================================================
[07-01 11:27:17.755][INFO ]dl_config_req, RBNum[26] Layer[4] DLSymb[5] TotalDMRSSym[1] McsTable[0] tbsize[1505], ModeOrder[4]
[07-01 11:27:17.755][DEBUG]DLDCI: BWPStart:0,BWPSize:273,StartIndex:11,EndIndex:42,StartRB:66,EndRB:258
[07-01 11:27:17.755][DEBUG]====================PDCCH_ DL@(TxFrm[459], SlotNum[17])=======================
[07-01 11:27:17.755][DEBUG]  RNTI[17045]  BWPSize[273]  BWPStart[0]  SubcSpacing[1]  CpType[0]  FreqDomain(0)[4294965248]  FreqDomain(1)[2047]
[07-01 11:27:17.755][DEBUG]  StartSymbolIndex[0]  NrOfSymbols[1]  CCEToREGType[0]  REGBundleSize[6]  Shift[196]  Scid[196]  CCEStartIndex[8]
[07-01 11:27:17.755][DEBUG]  AggrLvl[4]  InterleaveSize[2]  CoreSetType[1]  RNTIScramb[17045]  TotalBits[47]  EpreRatioOfPDCCHToSSB[0]  EpreRatioOfDmrsToSSB[0]
[07-01 11:27:17.755][DEBUG]  DciBits(0-7)[141 84 222 48    64 160 0 0]
[07-01 11:27:17.755][DEBUG]=============================================================================

[07-01 11:27:07.517][DEBUG]====================PDSCH tx@(TxFrm[460], SlotNum[1])=======================
[07-01 11:27:07.517][DEBUG]  nRNTI[17045]  nUEId[0]   BWPSize[273]  nBWPStart[0]  nSubcSpacing[1]  nCpType[0]  nNrOfCodeWords[1]  nMcsTable[0]
[07-01 11:27:07.517][DEBUG]  MCS0[15] MCS1[0] TransmissionScheme[0]  NrOfLayers[4]  PortIndex(0-7)[0, 1, 2, 3,  0, 0, 0, 0]
[07-01 11:27:07.517][DEBUG]  nNid[196]  nSCID[0]  nNIDnSCID[196]  NrOfAntennaPorts[4]  VRBtoPRB[0]  RBBundleSize[4]  PMI[0]  StartSymbolIndex[1]
[07-01 11:27:07.517][DEBUG]  NrOfSymbols[5]  ResourceAllocType[1]  NrOfRBGs[0]  RBStart[0]  RBSize[26]  RBGIndex(0-4)[0, 0, 0, 0, 0]
[07-01 11:27:07.517][DEBUG]  TBSize0[1505] TBSize1[0] RBGSize[0]  RV0[2] RV1[0] HARQID[0]  NDI0[0] NDI1[0] MappingType[0]
[07-01 11:27:07.517][DEBUG]  DMRSConfigType[0]  NrOfCDMs[2]  NrOfDMRSSymbols[1]  DMRSAddPos[1]  PTRSPresent[0]  NrOfPTRSPorts[0]  PTRSTimeDensity[0]
[07-01 11:27:07.517][DEBUG]  nPTRSPortIndex0[0]  nPTRSPortIndex1[0]  nNrOfDMRSAssPTRS[0], nNrOfDMRSAssPTRS[0]  nPTRSFreqDensity[0]  nPTRSReOffset[0]
[07-01 11:27:07.517][DEBUG]  nCodebookType[0]  nEpreRatioOfPDSCHToPTRS[0]  nEpreRatioOfDmrsToSSB[0]
[07-01 11:27:07.517][DEBUG]=============================================================================
[07-01 11:27:07.517][INFO ]dl_config_req, RBNum[26] Layer[4] DLSymb[5] TotalDMRSSym[1] McsTable[0] tbsize[1505], ModeOrder[4]
[07-01 11:27:07.517][DEBUG]DLDCI: BWPStart:0,BWPSize:273,StartIndex:11,EndIndex:42,StartRB:66,EndRB:258
[07-01 11:27:07.517][DEBUG]====================PDCCH_ DL@(TxFrm[460], SlotNum[1])=======================
[07-01 11:27:07.517][DEBUG]  RNTI[17045]  BWPSize[273]  BWPStart[0]  SubcSpacing[1]  CpType[0]  FreqDomain(0)[4294965248]  FreqDomain(1)[2047]
[07-01 11:27:07.517][DEBUG]  StartSymbolIndex[0]  NrOfSymbols[1]  CCEToREGType[0]  REGBundleSize[6]  Shift[196]  Scid[196]  CCEStartIndex[16]
[07-01 11:27:07.517][DEBUG]  AggrLvl[8]  InterleaveSize[2]  CoreSetType[1]  RNTIScramb[17045]  TotalBits[47]  EpreRatioOfPDCCHToSSB[0]  EpreRatioOfDmrsToSSB[0]
[07-01 11:27:07.517][DEBUG]  DciBits(0-7)[141 84 222 128    69 160 0 0]
[07-01 11:27:07.517][DEBUG]=============================================================================

[07-01 11:27:28.027][DEBUG]====================PDSCH tx@(TxFrm[463], SlotNum[0])=======================
[07-01 11:27:28.027][DEBUG]  nRNTI[17045]  nUEId[0]   BWPSize[273]  nBWPStart[0]  nSubcSpacing[1]  nCpType[0]  nNrOfCodeWords[1]  nMcsTable[0]
[07-01 11:27:28.027][DEBUG]  MCS0[15] MCS1[0] TransmissionScheme[0]  NrOfLayers[4]  PortIndex(0-7)[0, 1, 2, 3,  0, 0, 0, 0]
[07-01 11:27:28.027][DEBUG]  nNid[196]  nSCID[0]  nNIDnSCID[196]  NrOfAntennaPorts[4]  VRBtoPRB[0]  RBBundleSize[4]  PMI[0]  StartSymbolIndex[1]
[07-01 11:27:28.027][DEBUG]  NrOfSymbols[5]  ResourceAllocType[1]  NrOfRBGs[0]  RBStart[0]  RBSize[26]  RBGIndex(0-4)[0, 0, 0, 0, 0]
[07-01 11:27:28.027][DEBUG]  TBSize0[1505] TBSize1[0] RBGSize[0]  RV0[3] RV1[0] HARQID[9]  NDI0[0] NDI1[0] MappingType[0]
[07-01 11:27:28.027][DEBUG]  DMRSConfigType[0]  NrOfCDMs[2]  NrOfDMRSSymbols[1]  DMRSAddPos[1]  PTRSPresent[0]  NrOfPTRSPorts[0]  PTRSTimeDensity[0]
[07-01 11:27:28.027][DEBUG]  nPTRSPortIndex0[0]  nPTRSPortIndex1[0]  nNrOfDMRSAssPTRS[0], nNrOfDMRSAssPTRS[0]  nPTRSFreqDensity[0]  nPTRSReOffset[0]
[07-01 11:27:28.027][DEBUG]  nCodebookType[0]  nEpreRatioOfPDSCHToPTRS[0]  nEpreRatioOfDmrsToSSB[0]
[07-01 11:27:28.027][DEBUG]=============================================================================
[07-01 11:27:28.027][INFO ]dl_config_req, RBNum[26] Layer[4] DLSymb[5] TotalDMRSSym[1] McsTable[0] tbsize[1505], ModeOrder[4]
[07-01 11:27:28.027][DEBUG]DLDCI: BWPStart:0,BWPSize:273,StartIndex:11,EndIndex:42,StartRB:66,EndRB:258
[07-01 11:27:28.027][DEBUG]====================PDCCH_ DL@(TxFrm[463], SlotNum[0])=======================
[07-01 11:27:28.027][DEBUG]  RNTI[17045]  BWPSize[273]  BWPStart[0]  SubcSpacing[1]  CpType[0]  FreqDomain(0)[4294965248]  FreqDomain(1)[2047]
[07-01 11:27:28.027][DEBUG]  StartSymbolIndex[0]  NrOfSymbols[1]  CCEToREGType[0]  REGBundleSize[6]  Shift[196]  Scid[196]  CCEStartIndex[24]
[07-01 11:27:28.027][DEBUG]  AggrLvl[8]  InterleaveSize[2]  CoreSetType[1]  RNTIScramb[17045]  TotalBits[47]  EpreRatioOfPDCCHToSSB[0]  EpreRatioOfDmrsToSSB[0]
[07-01 11:27:28.027][DEBUG]  DciBits(0-7)[141 84 252 228    70 160 0 0]
[07-01 11:27:28.027][DEBUG]=============================================================================

由吕国荣更新于将近 4 年之前

天线1 2 3 4 接入频谱仪测试：
1、天线 2，3 ，4分别接入频谱仪均可以看到数据；
2、终端放在屏蔽箱，只接天线1 和2，天线 3 和 4不接，终端侧看到的误码率仍然为50%；
2、终端放在屏蔽箱，只接天线1 3 ，4 ；终端误码率上升，很快掉线；

=====================
结论：当前终端解调，应该是只依赖了天线1 和2 的数据，天线3 和 4的数据应该是错误的；

由吕国荣更新于将近 4 年之前

% 完成 从 0 变更为 40

7.06
进展更新：
1、误码率BLER为0时，下行udp灌包，速率最高达到 570m， MCS 20 调度rb满。

存在问题：
1、PRU更新版本后的第一次启动，BLER为0（MCS<=20，大于20的情况下，DU会出现内存分配失败，习文正在修改），reboot或者断电重启，BLER均不为0（MCS>15）；
2、之前BLER稳定50%的问题，没有再出现，现在BLER在不同的MCS下表现不同，MCS<16，下行BLER基本为0%，偶尔有较小波动；MCS>=16，随着mcs越高，误码率越高，而且跟RB的数据有关系；

怀疑的问题：
1、PRU升级版本对BLER影响很大，原因还没确认（昨天怀疑下行功率的问题，现在分析应该和下行功率没有关系）；

由匿名用户更新于将近 4 年之前

7.07:
1.下行发送数据包超过76800，无发分配内存解决，新增内存bucket，大小为153600；
2.限制调度RB测试现象：
调度0-200，和73-200，现象一致；
(1)低mcs15 ~ 18，灌包都没有误码；
(2)更高MCS，逐渐有误码，但减少灌包误码减少，也就是调度的RB不到限制的200，越小误码越少；
MCS越高，没有误码所能调度的RB越少。

由匿名用户更新于将近 4 年之前

7.8
1.调度RB限制为上限100RB，无论RB位置0~100 或 173~272，现象一致；
MCS15~28，都能够灌到满业务状态，且误码小于1%；

2.FPGA出了回退10dB的版本，不限制RB调度，测试发现效果好于之前。
MCS20~MCS22，灌包流量增大，但仍然无发达到满业务状态；
比如 MCS22，能够逐步提升灌包到350Mbps，误码12%附近。

由匿名用户更新于将近 4 年之前

huang xiwen 写到：

7.8
1.调度RB限制为上限100RB，无论RB位置0~100 或 173~272，现象一致；
MCS15~28，都能够灌到满业务状态，且误码小于1%；

2.FPGA出了回退10dB的版本，限制最大调度200RB，测试发现效果好于之前。
MCS20~MCS22，灌包流量增大，但仍然无发达到满业务状态；
比如 MCS22，能够逐步提升灌包到350Mbps，误码12%附近。

3.不限制RB调度，没看出来有改善。

由匿名用户更新于将近 4 年之前

huang xiwen 写到：

huang xiwen 写到：

7.8
1.调度RB限制为上限100RB，无论RB位置0~100 或 173~272，现象一致；
MCS15~28，都能够灌到满业务状态，且误码小于1%；

2.FPGA出了回退10dB的版本， 限制最大调度200RB ，测试发现效果好于之前。
MCS20~MCS22，灌包流量增大，但仍然无发达到满业务状态；
比如 MCS22，能够逐步提升灌包到350Mbps，误码12%附近。

3.不限制RB调度，没看出来有改善。

4.FPGA回退20dB版本
(1)不限制RB没有改善;
(2)限制最大调度200RB，与回退10dB的版本效果一致，没有更多改善。

由匿名用户更新于将近 4 年之前

huang xiwen 写到：

huang xiwen 写到：

huang xiwen 写到：

7.8
1.调度RB限制为上限100RB，无论RB位置0~100 或 173~272，现象一致；
MCS15~28，都能够灌到满业务状态，且误码小于1%；

2.FPGA出了回退10dB的版本， 限制最大调度200RB ，测试发现效果好于之前。
MCS20~MCS22，灌包流量增大，但仍然无发达到满业务状态；
比如 MCS22，能够逐步提升灌包到350Mbps，误码12%附近。

3.不限制RB调度，没看出来有改善。

4.FPGA回退20dB版本
(1)不限制RB没有改善;
(2)限制最大调度200RB，与回退10dB的版本效果一致，没有更多改善。

5.FPGA回退20dB版本，限制最大调度RB为136，
(1)MCS26能灌包到峰值，误码2%以下，
(2)MCS28灌包到峰值(去掉slot8,9重传影响，505Mbps)，终端显示误码在4%左右

6.FPGA回退20dB版本，限制最大调度RB为150，
(1)MCS26能灌包到峰值，误码4%左右，
(2)MCS28灌包不能到峰值，终端显示误码在8%左右；

7.FPGA回退20dB版本，限制最大调度RB为100，位置在0-100,80-179,173-272三种情况下现象一致
(1)MCS28,能灌包到峰值410Mbps，终端显示误码率小于1%

由吕国荣更新于将近 4 年之前

07/09:
1、物理层更新版本，采用X86编码，现象FPGA编现象一致，可以看出于编码没有关系；
2、MCS 28时，rb数目 73766， tbszie=73766，编码时间大概为 460us；
3、物理层合入预编码码本方式，du配置码本模式，现象没有改善；

#10

由匿名用户更新于将近 4 年之前

07.10
限制最大调度100RB，每时隙调度两UE：
1.MCS15，两个UE同时灌包，基本都没有误码，误码在1%以下；
2.MCS18，两个UE同时灌包，误码在3%左右；
3.MCS20，误码在6~50%之间波动。

结论：从MCS15没有误码来看，调度应该是没有问题的，而随着MCS的升高，误码逐步增大，
说明信号还是存在问题的，译码性能逐渐不能纠正信号存在的问题。

#11

由吕国荣更新于将近 4 年之前

文件 1.png 1.png 已添加

DU 修改下行提前4个slot调度，物理层修改提前3个slot调度后，误码率正常，测试结果如下：
下行4天线测试结果

#12

由吕国荣更新于将近 4 年之前

计划完成日期 被设置为 2021-07-20
% 完成 从 40 变更为 80

#13

由吕国荣更新于将近 4 年之前

状态从 进行中 变更为 转测试

#14

由吕国荣更新于将近 4 年之前

主题从 下行4天线误码率50% 变更为 下行4天线误码率50%，速率不达标

#15

由吕国荣更新于将近 4 年之前

状态从 转测试 变更为 已解决

1、红超修改基站侧CU代码去掉加密相关的内容，LO口额速率可以达到970mbps；
2、xiwen修改了MCS等配置，同时打开上行预调度(规避slot8 9pucch反馈的ACK错误的问题)，终端侧看到的下行速率为945Mbps

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盘古 » 下行4天线

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