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简介

功能 #619

功能 #591: 转频电路上板测试

确认fpga内部计算结果

由 匿名用户 在 超过 3 年 之前添加. 更新于 超过 3 年 之前.

状态:
已解决
优先级:
普通
指派给:
-
类别:
FPGA
开始日期:
2021-08-06
计划完成日期:
% 完成:

100%

预期时间:
问题归属:

描述

观察sync_alg及调整的计算结果

文件

210820_负数问题.png (25.7 KB) 210820_负数问题.png 匿名用户, 2021-08-23 11:59
210820-80msproc_发数样点稳定.png (60.6 KB) 210820-80msproc_发数样点稳定.png 匿名用户, 2021-08-23 11:59
2021020-周期带来抖动.png (14.6 KB) 2021020-周期带来抖动.png 匿名用户, 2021-08-23 11:59
20210820-复位问题.png (109 KB) 20210820-复位问题.png 匿名用户, 2021-08-23 11:59
20210820-频偏峰值过小.png (238 KB) 20210820-频偏峰值过小.png 匿名用户, 2021-08-23 11:59

历史记录

#1

由 匿名用户 更新于 超过 3 年 之前

  • % 完成 从 0 变更为 100

①已解决频偏带来的峰值过小问题
②已解决peak_pos缺失符号位带来的负数问题
③已解决sync-alg 乘法器等ip未加复位信号带来的初始128点不为0的问题
④已解决proc_ctrl带来的发数循环周期错误引起的peak-pos抖动问题
⑤已解决proc_ctrl复位判断错误引起的 给sync_alg数据传输时复位的问题

下一步计划：
①目前发数循环间隔是80ms，进一步缩减到40ms
②对时偏、频偏进行闭环

#2

由 匿名用户 更新于 超过 3 年 之前

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发数样点稳定

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周期问题带来peak——pos抖动

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复位跟数据冲突问题

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频偏导致峰值过小，信号未拉高

#3

由 匿名用户 更新于 超过 3 年 之前

  • 状态 从 新建 变更为 已解决

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