功能 #631
功能 #591: 转频电路上板测试
时偏闭环
状态:
已解决
优先级:
普通
指派给:
-
类别:
FPGA
开始日期:
2021-08-23
计划完成日期:
% 完成:
100%
预期时间:
问题归属:
描述
将sync_alg计算的时偏结果连接到sfn模块
要求调整后，ssb的sfn位置基本不变
文件
历史记录
由 匿名用户 更新于 超过 3 年 之前
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- % 完成 从 0 变更为 100
①时偏越界问题
问题描述：在时偏靠近预期的4416点时，因采数21ms带来的2个ssb峰，导致时偏的计算摆动
问题解决：在proc_ctrl模块中进行判断，当大于1228800时，减去1228800，只计算0~1ms内的ssb。
图片：如下图，两个值相减，为1228800
②时偏稳定在预期的17点，16点及以下不调整