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简介

错误 #725

同步跟踪状态下，样点调整后信噪比降低

由 guo hanlin 在 超过 3 年 之前添加. 更新于 超过 3 年 之前.

状态:
已解决
优先级:
普通
指派给:
杨 晋
开始日期:
2021-12-03
计划完成日期:
% 完成:

0%

预期时间:
问题归属:
CPU类型:

描述

在RU侧打桩接收数据，当信噪比降低时，将空口数据切换为打桩数据，发现打桩数据也存在TTI跳变后信噪比低的问题，基本确定是前端链路的问题。

打桩数据异常后存在两个异常现象：

1. 时域信号有偏移

2. 数据比对不通过，幅值有几处不同，实部虚部分别比对完全不一致


怀疑数据异常与FH FFT通道有关，但将FH FFT通道关闭后，该问题依然存在。

文件

20211206-104742.png (212 KB) 20211206-104742.png guo hanlin, 2021-12-06 10:48
20211206-104737.png (185 KB) 20211206-104737.png guo hanlin, 2021-12-06 10:48
20211206-104722.png (89.1 KB) 20211206-104722.png guo hanlin, 2021-12-06 10:48
20211206-104731.png (89.1 KB) 20211206-104731.png guo hanlin, 2021-12-06 10:48
20211206-105059.png (90.9 KB) 20211206-105059.png guo hanlin, 2021-12-06 10:51
Snipaste_2021-12-06_11-29-52.png (106 KB) Snipaste_2021-12-06_11-29-52.png guo hanlin, 2021-12-06 11:30
正常与异常比对3.png (97.7 KB) 正常与异常比对3.png guo hanlin, 2021-12-06 11:38
正常与异常比对2.png (95.7 KB) 正常与异常比对2.png guo hanlin, 2021-12-06 11:38
正常与异常比对1.png (44.2 KB) 正常与异常比对1.png guo hanlin, 2021-12-06 11:38

相关的问题

关联到 STE - 错误 #735: FPGA1211出的版本在线加载后，第一次reboot测试，发现pss_conv模块输出head_fifo被写满，phy打印时隙号不匹配转测试2021-12-13

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历史记录

#1

由 guo hanlin 更新于 超过 3 年 之前

  • 描述 已更新。 (diff)
#2

由 guo hanlin 更新于 超过 3 年 之前

#3

由 guo hanlin 更新于 超过 3 年 之前

#4

由 guo hanlin 更新于 超过 3 年 之前

  • 状态 从 新建 变更为 进行中
#5

由 guo hanlin 更新于 超过 3 年 之前

#6

由 guo hanlin 更新于 超过 3 年 之前

正常数据与异常数据的时域对比：


#7

由 guo hanlin 更新于 超过 3 年 之前

  • 指派给 从 guo hanlin 变更为 杨 晋
#9

由 guo hanlin 更新于 超过 3 年 之前

  • 关联到 错误 #735: FPGA1211出的版本在线加载后，第一次reboot测试，发现pss_conv模块输出head_fifo被写满，phy打印时隙号不匹配 已添加
#10

由 杨 晋 更新于 超过 3 年 之前

上周测试发现第一次初始调整后的同步跟踪都朝着一个方向，调整值-16，RU的模块会把变短的时隙数据补全，累积下来会导致fpga 同步模块(245.76M时钟处理两天线)来不及处理，输入fifo满，修改代码把同步模块工作时钟改成250M，另外滤波和变频模块支持输入数据的间隔可变。

#11

由 杨 晋 更新于 超过 3 年 之前

fpga新版本测试现象：加载后首次reboot，x86打印时隙号不一致； 继续reboot测试，没有前述问题，但搜索小区成功后，第一次初始调整后校验失败，x86看到接收数据异常。

#12

由 guo hanlin 更新于 超过 3 年 之前

为解决该问题，fpga版本更新至T211209_terminal_verAlc9d1_firlv0
该版本的问题记录在 错误 _ #735_ ：http://192.168.1.104:81/redmine/issues/735

#13

由 杨 晋 更新于 超过 3 年 之前

经分析测试，第一次初始调整后校验失败的原因是同步模块中两天线重排序不支持输入数据间隔太大。修改后进行测试， 第一次初始调整后校验通过，进入同步跟踪状态。

#14

由 杨 晋 更新于 超过 3 年 之前

  • 状态 从 进行中 变更为 转测试

FPGA新版本进行测试，在同步跟踪状态下，未再出现信噪比降低现象。

#15

由 杨 晋 更新于 超过 3 年 之前

  • 优先级 从 高 变更为 普通
#16

由 guo hanlin 更新于 超过 3 年 之前

  • 状态 从 转测试 变更为 已解决

在终端192.168.8.252上运行1小时后无异常，问题状态转为解决

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