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简介

错误 #735

FPGA1211出的版本在线加载后，第一次reboot测试，发现pss_conv模块输出head_fifo被写满，phy打印时隙号不匹配

由 杨 晋 在 超过 3 年 之前添加. 更新于 超过 3 年 之前.

状态:
转测试
优先级:
普通
指派给:
杨 晋
开始日期:
2021-12-13
计划完成日期:
% 完成:

0%

预期时间:
问题归属:
CPU类型:

描述

后续reboot测试时没有这个现象。

文件

ste3.png (53.4 KB) ste3.png 杨 晋, 2021-12-13 17:57

相关的问题

关联到 STE - 错误 #725: 同步跟踪状态下，样点调整后信噪比降低已解决2021-12-03

Actions

历史记录

#1

由 杨 晋 更新于 超过 3 年 之前

fpga使用x86发送同步描述符触发采样，发现tti和同步数据偏差超过1个时隙。

再次reboot后测试没这个现象：

#2

由 guo hanlin 更新于 超过 3 年 之前

为解决#错误725，fpga版本更换为：T211209_terminal_verAlc9d1_firlv0
修改前的版本为： E2F_EPB02_V112_T211103_270M_terminal_verA1c9c (小区搜索4~7分钟后出现错误#725)

#3

由 guo hanlin 更新于 超过 3 年 之前

  • 关联到 错误 #725: 同步跟踪状态下，样点调整后信噪比降低 已添加
#4

由 杨 晋 更新于 超过 3 年 之前

fpga的pss_conv模块输出给同步（prach）模块的head中填的长度信息是pcie bra配置的，新fpga版本把同步模块改成250M时钟后，同步模块工作起始时刻变早了（原来245.76M时钟生成慢），此时可能bar还没有配置长度相关寄存器，导致同步模块读到长度为0，工作异常。 因为bar配置长度相关寄存器在每次reboot时也不进行复位，所以看到现象是只在fpga加载后的第一次reboot异常。
把pss_conv输入的长度信息写成固定值，出版本测试FPGA加载后第一次reboot也正常。

#5

由 杨 晋 更新于 超过 3 年 之前

  • 状态 从 进行中 变更为 转测试

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