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# 项目 跟踪 状态 问题归属 优先级 主题 指派给 更新于
3695 B5G_UE 错误 进行中 普通 DD口设置时隙模式为MDSU全发模式时，专有数据发送异常 杨 晋 2025-07-07 16:11 Actions
3660 2.0基站产品化测试 错误 新建 PRU 普通 2.0基站AU不可用告警优化 杨 晋 2025-07-02 17:56 Actions
3257 基站横联 错误 新建 普通 典格反馈，CPRI版本配置成两通道输出时，有一个通道输出EVM指标差 杨 晋 2025-06-03 18:55 Actions
3207 2.0基站产品化测试 错误 新建 PRU 高 RU1.0 mru环境在依次拔插光纤后启站失败 杨 晋 2025-04-22 16:07 Actions
3112 2.0基站产品化测试 错误 进行中 PRU 普通 17P_Pre1T2：有一个5.8G RU下电上电6次，最后一次上电后RU启动失败，串口一直打印tx_jesd is error，此时AU无法检测到RU 杨 晋 2025-04-09 18:38 Actions
2984 2.0基站产品化测试 错误 挂起 FPGA 低 17P_Pre1T1 MRU环境，3层工作中其中1个RU下电再上电，网管点击重启按钮概率性出现频点回读为0问题(重启三层可正常)，如先点停止按钮等10秒再点启动按钮则没有问题 杨 晋 2025-04-14 11:48 Actions
2944 产品硬件设计及装配 功能 进行中 普通 有一块EVMT2终端板卡（第三批，序号006），使用idtcm_3ppm_20250124_112929，有时出现8A gps无法连上，更换之前环路滤波设置宽松的文件后，可以连上 杨 晋 2025-05-19 16:07 Actions
2794 FirstCall 任务 进行中 普通 测量终端板卡发射链路和接收链路的时延（外部不接功放板） 杨 晋 2025-04-14 11:41 Actions
2556 2.0基站产品化测试 错误 挂起 DRV 普通 Rel_2.1.16p_pre1_T0,41环境，大上行配比上下行同时udp长跑，phy core dump 杨 晋 2025-04-14 11:43 Actions
2471 2.0基站产品化测试 错误 挂起 PHY 普通 15Ppre1_T5版本，译码超时，导致物理层挂死 杨 晋 2025-03-19 16:37 Actions
2156 eMBB2.0 BBIT 错误 挂起 FPGA, PHY 普通 5.8G压力测试，多终端陆续掉线后，基站正常发出信号但是终端不发起随机接入（prach完成丢失） 杨 晋 2024-11-28 15:30 Actions
2143 2.0基站产品化测试 错误 挂起 DRV, FPGA 普通 系统ms级卡顿导致挂死，物理层打印slot，tti间隔异常。 杨 晋 2025-02-25 12:02 Actions
1684 2.0基站产品化测试 错误 挂起 DRV, FPGA 低 有一块fx200板卡，reboot后第一次跑三层，出现tti和数据时隙不一致 杨 晋 2024-12-27 16:48 Actions
1382 STUE(国产化平台) 错误 转测试 普通 飞腾arm 处理器下， 用fecdemo1测试，只有重启后第一次，才会出现解码信息。 杨 晋 2023-11-16 12:16 Actions
1196 BA5000平台 错误 挂起 DRV, FPGA, PRU 普通 PL eth 通道在进行udp 测试 小于64字节包测试时，会出现丢包现象。 杨 晋 2023-10-24 10:08 Actions
1153 BA5000平台 错误 挂起 FPGA 低 3ru时，AU合并模块收到第3个ru的数据比第2个ru晚了几个子符号 杨 晋 2023-10-24 10:08 Actions
1152 BA5000平台 错误 新建 DRV, FPGA 普通 PL eth 网卡udp报文x86->ps环回测试，当发送的udp报文为1字节时，x86->ps的过程中，ps端没有收到。 杨 晋 2023-06-20 09:49 Actions
823 eMBB2.0 BBIT 错误 挂起 FPGA 普通 下行4T场景，10G/40G混插版本无法达到峰值（950Mbps） 杨 晋 2022-08-18 18:39 Actions
791 BA5000平台 错误 挂起 FPGA 普通 FX200 在fpga占用资源高时，eth ip输出时钟频率不对，出现RU连接不上 杨 晋 2023-10-24 10:09 Actions
746 STE 错误 挂起 紧急 终端251同步通道接收数据全噪声，导致小区搜索失败 杨 晋 2021-12-23 17:42 Actions
735 STE 错误 转测试 普通 FPGA1211出的版本在线加载后，第一次reboot测试，发现pss_conv模块输出head_fifo被写满，phy打印时隙号不匹配 杨 晋 2021-12-15 14:46 Actions
713 BA5000平台 任务 新建 普通 [AU] 上行256QAM FEC 杨 晋 2021-11-22 18:16 Actions
712 BA5000平台 任务 新建 低 CPRI 接口功能开发 杨 晋 2021-11-22 18:15 Actions
711 BA5000平台 任务 新建 DRV, FPGA 普通 [AU/RU] 高精度的时间同步(1588) 杨 晋 2022-07-04 12:08 Actions
710 BA5000平台 任务 新建 普通 [AU] 多RU接收数据合并 杨 晋 2021-11-22 18:13 Actions
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