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# 跟踪 状态 问题归属 优先级 主题 指派给 更新于
1211 错误 已解决 FPGA 普通 CPRI Fh demo测试，fpga把tx包丢弃 杨 晋 2023-07-17 10:57 Actions
1196 错误 挂起 DRV, FPGA, PRU 普通 PL eth 通道在进行udp 测试 小于64字节包测试时，会出现丢包现象。 杨 晋 2023-10-24 10:08 Actions
1153 错误 挂起 FPGA 低 3ru时，AU合并模块收到第3个ru的数据比第2个ru晚了几个子符号 杨 晋 2023-10-24 10:08 Actions
1152 错误 新建 DRV, FPGA 普通 PL eth 网卡udp报文x86->ps环回测试，当发送的udp报文为1字节时，x86->ps的过程中，ps端没有收到。 杨 晋 2023-06-20 09:49 Actions
1150 错误 已解决 DRV, FPGA 普通 调试eth，RU pl发送的tcp包，X86收到的包尾部有重复字节 杨 晋 2023-06-29 10:08 Actions
1149 错误 已解决 DRV, FPGA 普通 调试eth，RU pl发送的ping，X86收到的长度不正确 杨 晋 2023-06-29 10:08 Actions
791 错误 挂起 FPGA 普通 FX200 在fpga占用资源高时，eth ip输出时钟频率不对，出现RU连接不上 杨 晋 2023-10-24 10:09 Actions
789 错误 已解决 FPGA 普通 FPGA上电第一次挂，重启站或reboot后再没有问题 杨 晋 2023-06-29 10:09 Actions
788 错误 已解决 DRV 普通 FPGA有的版本偶现驱动读取版本号 全F，有的版本必现这个问题 杨 晋 2023-06-29 10:11 Actions
713 任务 新建 普通 [AU] 上行256QAM FEC 杨 晋 2021-11-22 18:16 Actions
712 任务 新建 低 CPRI 接口功能开发 杨 晋 2021-11-22 18:15 Actions
711 任务 新建 DRV, FPGA 普通 [AU/RU] 高精度的时间同步(1588) 杨 晋 2022-07-04 12:08 Actions
710 任务 新建 普通 [AU] 多RU接收数据合并 杨 晋 2021-11-22 18:13 Actions
709 任务 新建 低 [AU/RU/Dev] 基站通过编译选项支持 2T2R/4T2R/4T4R 杨 晋 2021-11-22 18:12 Actions
708 任务 转测试 FPGA 高 [AU] 基站 AU同步到输入的PPS外部时钟上 杨 晋 2022-06-25 16:41 Actions
674 错误 已解决 DRV, FPGA 普通 fhdemo 绑定cpu后，接收时出现rx_seq 跟 ttiCount 逐渐增大的情况。 杨 晋 2023-06-29 10:12 Actions
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