活动 - 600/5800转频终端 & 5.8G PRU - 云智软通研发流程管理系统

活动

从 2021-07-07 到 2021-08-05

20:17 错误 #617 (已解决): y220接收底噪问题: 接收通道12bit位宽，出现最高2044的底噪；
!底噪.png!
匿名用户
18:25 功能 #613 (已解决): 基础打桩测试: 验证以下参数输出符合预期
①sync_alg频偏输出
②sync_alg时偏输出
③proc_ctrl频偏输出
④proc_ctrl时偏输出
⑤pl-ps中断频偏调整匿名用户

14:44 功能 #613 (已解决): 基础打桩测试: ①根据规划，使用coe加载数据打桩文件，观察sync_alg模块输出同仿真内容的异同匿名用户
14:43 错误 #611 (已解决): data_align模块数据输出错误: ①怀疑仍然是rx的随路时钟，data_clk，上电时不稳定，导致该时钟同步的复位无法正确对fifo复位
②使用ps给出的mtime_start作为data_clk驱动的fifo的复位信号，测试可以使用匿名用户

18:04 错误 #612 (已解决): 时序违例多: 时序违例消失匿名用户
18:03 错误 #612 (已解决): 时序违例多: ①除法器的输出时延设置太小，占用大量资源
②7010资源不足
解决：
①将除法器资源放开匿名用户
18:02 错误 #611 (进行中): data_align模块数据输出错误: 原因：
①fifo使用的时钟为射频接收随路时钟
②初始可能无此时钟
③复位信号来自ps
④导致fifo无法正确复位
解决：
①由射频时钟，进行二次复位匿名用户
10:38 错误 #611 (已解决): data_align模块数据输出错误: 现象：
①模块时钟正常
②fifo后数据无输出
③请教老杨后确认是fifo复位问题匿名用户

17:52 功能 #591 (进行中): 转频电路上板测试: h1. 考虑硬件情况，目前使用少资源版本，即不包括8路并行、pss序列和ss序列的自动生成。
①对工程出现的功能进行补充
* tx/rx频点配置
* 频偏调整
* tx衰减设置
* rx增益设置
* ps-pl中断
... 匿名用户
16:43 功能 #605 (已解决): y220示例工程测试: ①确认rx/tx频点设置有效
②确认tx衰减/rx增益配置有效
③确认频偏设置可用
④确认9361的fdd 独立模式下，tx/rx chain开关有效
见文档《转频fpga设计 2.3》匿名用户

16:11 功能 #607 (新建): 8路并行，fir动态加载，NcelID选择PSS和SSS序列功能完成: 完成标题所述的要求，测试仿真通过。
相关系数最大是259.一个时隙的符号有效位置是1224。
!相关值.PNG! 董小平

20:51 功能 #605 (已解决): y220示例工程测试: 需求：y220的原本工程已经正常运行，需要对转频涉及的引脚及函数进行测试
测试内容
①确认rx/tx频点设置有效
②确认tx衰减/rx增益配置有效
③确认频偏设置可用
④确认9361的fdd 独立模式下，tx/rx ch... 匿名用户
20:45 功能 #604 (已解决): 确认转频所需的引脚及函数: 功能函数其他
tx频点设置 ad9361_set_tx_lo_freq 使用此函数进行... 匿名用户
20:37 功能 #604 (已解决): 确认转频所需的引脚及函数: 需求：使用ad9361，需要重新确认转频调整等的实现方法
具体：
①tx/rx频点设置方法
②ad9361工作模式设置
③ad9361参数配置
④tx衰减设置方法
⑤rx增益配置方法
⑥频偏配置方法匿名用户
20:34 错误 #599 (已解决): 9361无时钟: 解决：根据李辰的建议，重启hardware manager，可以识别到时钟。
分析：应当是软件bug，不能及时识别到时钟匿名用户

17:37 错误 #590 (已解决): y220示例工程无法打印串口: ①使用vcp进行虚拟串口设置，驱动为 cdm whql ，来自fdti
②设置SerialA/B均加载vcp
③连接B映射的串口
④y220的上电打印在连接usb之前已经完毕，使用复位可以看到匿名用户
09:30 错误 #590 (已解决): y220示例工程无法打印串口: 问题：使用sd卡可以加载固件，但在线可以打印串口信息，sd卡上电无法打印串口信息匿名用户
09:32 功能 #591 (已解决): 转频电路上板测试: ①转频电路的zynq7010工程已经合成并生成bit，资源使用情况无问题，待上板验证
②转频电路的tdd硬件连接、9361的上电需要参考样例工程进行详细设置匿名用户

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