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从 2021-07-20 到 2021-08-18
2021-08-18
- 15:59 错误 #621 (已解决): fpga采数位置不固定
- 15:58 错误 #621: fpga采数位置不固定
- 经过单音输入测试，以及频偏校准后，认为
h1. 漂移是频偏引起
===============================================================================... - 14:45 错误 #620 (已解决): 板块测试搜索峰值，但是峰值范围不符合[0,256]的定点数范围
- 关联到问题616
- 14:43 错误 #626 (已解决): 频域信号质量差，匹配峰值很小问题
- 14:42 错误 #626: 频域信号质量差，匹配峰值很小问题
- 问题定位是频偏过大问题，硬件重新调整频偏。然后再观察9371采集的数据，已经正确，且峰值匹配的高度和相关值都符合预期。
4个符号的频域幅度值
!11.png!
相关匹配的值
!22.png!
- 14:32 错误 #626 (已解决): 频域信号质量差，匹配峰值很小问题
- 观察频域的数据，4个符合呈现信道抖动严重的想象。
!1.png!
纠正了-18K的频域信道质量可以
!2.png!
2021-08-09
- 10:39 错误 #621 (进行中): fpga采数位置不固定
- ①外部单音源，确认接收通道正常（频偏、是否有干扰等）
②功率触发，确认20ms内，有信号出现的固定符号位置
③对固定符号位置进行采数，确认ssb/sib
④确认ssb后，使用样点级别分辨率对两次ssb间的位移进行分析
2021-08-06
- 18:42 错误 #621 (已解决): fpga采数位置不固定
- ssb信息未固定，一直在不同的时隙、符号移动，需要确认一下
!Snipaste_2021-08-06_18-40-21位置不固定.png!
!Snipaste_2021-08-06_18-40-51位置不固定.png! - 18:36 错误 #620 (已解决): 板块测试搜索峰值，但是峰值范围不符合[0,256]的定点数范围
- 原始设置的算法的相关峰值的阈值是按单位8比特量化，相关值是0-256
但是板上采集的数据，MATLAB测试出来的峰值20%，峰值是51，需要重新查原因。
现象如下图
!峰值图.PNG!
关联到问题626 - 17:30 功能 #619 (已解决): 确认fpga内部计算结果
- 观察sync_alg及调整的计算结果
- 17:28 错误 #618 (已解决): rx采数范围内无数据
- 使用小平产生的50m带宽数据打桩，发现频点设置错误。
纠正后可以采到ssb数据
!Lark20210806-172801采到.png!
!Lark20210806-172814采到.png! - 17:27 错误 #618 (已解决): rx采数范围内无数据
- 设置带宽50m，采样率61.44m，关闭tx通道，中心频点设置3.638820G
采数分析无法看到ssb
!Lark20210806-172529无数据.png!
!Lark20210806-172542无数据.png! - 11:38 错误 #617 (已解决): y220接收底噪问题
- 分析：
测试知，是fdd独立模式下tx引入，使用enable/txnrx设置，屏蔽tx path
!Snipaste_2021-08-06_11-36-46底噪改善.png!
2021-08-05
- 20:17 错误 #617 (已解决): y220接收底噪问题
- 接收通道12bit位宽，出现最高2044的底噪；
!底噪.png!
- 18:25 功能 #613 (已解决): 基础打桩测试
验证以下参数输出符合预期
①sync_alg频偏输出
②sync_alg时偏输出
③proc_ctrl频偏输出
④proc_ctrl时偏输出
⑤pl-ps中断频偏调整
2021-07-31
- 14:44 功能 #613 (已解决): 基础打桩测试
- ①根据规划，使用coe加载数据打桩文件，观察sync_alg模块输出同仿真内容的异同
- 14:43 错误 #611 (已解决): data_align模块数据输出错误
- ①怀疑仍然是rx的随路时钟，data_clk，上电时不稳定，导致该时钟同步的复位无法正确对fifo复位
②使用ps给出的mtime_start作为data_clk驱动的fifo的复位信号，测试可以使用
2021-07-30
- 18:04 错误 #612 (已解决): 时序违例多
- 时序违例消失
- 18:03 错误 #612 (已解决): 时序违例多
- ①除法器的输出时延设置太小，占用大量资源
②7010资源不足
解决：
①将除法器资源放开 - 18:02 错误 #611 (进行中): data_align模块数据输出错误
- 原因：
①fifo使用的时钟为射频接收随路时钟
②初始可能无此时钟
③复位信号来自ps
④导致fifo无法正确复位
解决：
①由射频时钟，进行二次复位 - 10:38 错误 #611 (已解决): data_align模块数据输出错误
- 现象：
①模块时钟正常
②fifo后数据无输出
③请教老杨后确认是fifo复位问题
2021-07-27
- 17:52 功能 #591 (进行中): 转频电路上板测试
- h1. 考虑硬件情况，目前使用少资源版本，即不包括8路并行、pss序列和ss序列的自动生成。
①对工程出现的功能进行补充
* tx/rx频点配置
* 频偏调整
* tx衰减设置
* rx增益设置
* ps-pl中断
... - 16:43 功能 #605 (已解决): y220示例工程测试
- ①确认rx/tx频点设置有效
②确认tx衰减/rx增益配置有效
③确认频偏设置可用
④确认9361的fdd 独立模式下，tx/rx chain开关有效
见文档《转频fpga设计 2.3》
2021-07-26
- 16:11 功能 #607 (新建): 8路并行，fir动态加载，NcelID选择PSS和SSS序列功能完成
- 完成标题所述的要求，测试仿真通过。
相关系数最大是259.一个时隙的符号有效位置是1224。
!相关值.PNG!
2021-07-22
- 20:51 功能 #605 (已解决): y220示例工程测试
- 需求：y220的原本工程已经正常运行，需要对转频涉及的引脚及函数进行测试
测试内容
①确认rx/tx频点设置有效
②确认tx衰减/rx增益配置有效
③确认频偏设置可用
④确认9361的fdd 独立模式下，tx/rx ch... - 20:45 功能 #604 (已解决): 确认转频所需的引脚及函数
- 功能 函数 其他
tx频点设置 ad9361_set_tx_lo_freq 使用此函数进行... - 20:37 功能 #604 (已解决): 确认转频所需的引脚及函数
- 需求：使用ad9361，需要重新确认转频调整等的实现方法
具体：
①tx/rx频点设置方法
②ad9361工作模式设置
③ad9361参数配置
④tx衰减设置方法
⑤rx增益配置方法
⑥频偏配置方法 - 20:34 错误 #599 (已解决): 9361无时钟
- 解决：根据李辰的建议，重启hardware manager，可以识别到时钟。
分析： 应当是软件bug，不能及时识别到时钟
2021-07-21
- 09:45 错误 #599 (已解决): 9361无时钟
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