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从 2020-11-27 到 2020-12-26
2020-12-24
- 15:15 错误 #288 (已解决): 修改正确TTI后，DU环回，FPGA收到小于10包数据后就没数了
- 15:06 错误 #288: 修改正确TTI后，DU环回，FPGA收到小于10包数据后就没数了
- 经查看调测，发现fpga 有bad_tlp_flag异常统计，且tti产生异常（发数符号tti异常），修改后，可以收到数据且CRC正确。（测试10分钟）
- 10:15 错误 #288 (已关闭): 修改正确TTI后，DU环回，FPGA收到小于10包数据后就没数了
- 15:13 错误 #294 (已解决): 修改符号tti产生异常的问题后，DU自环，split_len=1400byte，跑约10分钟后FPGA收不到数据
- 12:27 错误 #292 (已解决): DU上电后，FPGA使用Program Device测试，reboot、执行Go.sh后，FPGA发现没有250M时钟
- DU上电后，FPGA使用Program Device测试，reboot、执行Go.sh后，FPGA发现没有250M时钟。
2020-12-22
- 17:06 错误 #283 (已关闭): DU-RU环回，crc前5秒有对有错，后开始全错，与DU 电脑CPU频率设置有关
- 17:06 错误 #283 (已关闭): DU-RU环回，crc前5秒有对有错，后开始全错，与DU 电脑CPU频率设置有关
- DU CPU频率未固定，最好3.3，下限1.2，按以前测试经验，频率波动会导致crc错误。
在bois设置为不允许频率调整后可以跑几十万包后CRC才错误（这是另外的问题）。 - 14:07 错误 #282: du和ru TTI未同步
- 发现du取寄存器时首符号cp和其他符号cp取反了
- 14:06 错误 #282 (已解决): du和ru TTI未同步
- 14:05 错误 #282: du和ru TTI未同步
- 杨 晋 写到：
> 在ru用122.88M计数15360产生中断，和接收tti比较，发现两者不同步
2020-12-21
- 17:11 错误 #282 (已关闭): du和ru TTI未同步
- 经过在ru统计本地tti和接收tti，发现两者时钟不同步
- 17:09 错误 #281 (已关闭): PRU内，cpri2ad9371模块内部fifo环回，且fifo时钟用122.88M时，CRC错误
- 看调测，fifo有满写统计，丢失样点导致后续帧连续错误。此版本只是一个临时版本，不再测试。
- 17:06 错误 #281 (已解决): PRU内，cpri2ad9371模块内部fifo环回，且fifo时钟用122.88M时，CRC错误
- 17:05 错误 #281 (已关闭): PRU内，cpri2ad9371模块内部fifo环回，且fifo时钟用122.88M时，CRC错误
- PRU内，cpri2ad9371模块内部fifo环回，且fifo时钟用122.88M时，CRC错误。
- 16:23 错误 #280 (已解决): DU自环配置split_len=1392byte时，跑一定时间后，显示CRC正确和错误都0
- DU自环配置split_len=1392byte时，跑大概几十万到几百万包crc开始错误，重新Go.sh也不能恢复
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