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从 2021-01-27 到 2021-02-25

2021-02-25

16:43 错误 #447 (挂起): TDD切换导致204b rx挂死
匿名用户
16:43 错误 #447: TDD切换导致204b rx挂死
问题不复现，挂起 匿名用户
16:42 错误 #447 (挂起): TDD切换导致204b rx挂死
现象：pl部分tdd切换时，204b rx的ip核接收数据rx_di/dq全部为0
测试：对tti时钟发生、trx_ctl、rx_att分别进行测试，未复现现象
环境：
① du ：eth_ecpri_fr_init_T... 匿名用户
16:38 功能 #405: tdd移植pru
现象：
①tdd导致的204brx挂死问题无复现，另起一个问题挂起。
②目前测试，使用另外电脑发出单音，tdd rx可以在正确的时间点看到波形切换。
③tx无法直观测出，但频谱仪观察tx波形有切换，对应控制信号时序正确。
... 匿名用户
09:38 功能 #405: tdd移植pru
计划：
①直接在ecpri_wi的ru工程建立PL部分中断逻辑，使用vio控制；--》完成
②PS部分中断逻辑合并，使用Pl控制ps中断进行调试。--》完成
③测试ps部分无问题，开发PL部分TDD/GPIO逻辑--》完成
④... 匿名用户

2021-02-23

21:01 功能 #405: tdd移植pru
计划：
①直接在ecpri_wi的ru工程建立PL部分中断逻辑，使用vio控制；--》完成
②PS部分中断逻辑合并，使用Pl控制ps中断进行调试。--》完成
③测试ps部分无问题，开发PL部分TDD/GPIO逻辑--》完成
④... 匿名用户
17:48 功能 #444 (已解决): RU硬件问题
ru根据接收时间，命名为ru0,ru1,ru2.目前，ru0无散热片，ru1送修，ru2今日取回
①ru2测试无问题，crc全对
②注意散热片不要向下放置，否则核心温度会升到90度，正常温度70度
③ru2及ru1 正常电流均为... 匿名用户

2021-02-22

18:31 功能 #405: tdd移植pru
进度：
①已经测试tdd模块使能关闭情况下，crc正确
②无法烧写ru问题，疑似软件bug，重启系统可以烧写。
③使用新购买的下载线，验证得旧下载线存在接触问题
④仿真+在板发现部分tdd bug，已定位，待 在板测试 匿名用户
10:56 功能 #444 (进行中): RU硬件问题
匿名用户
10:56 功能 #444 (已解决): RU硬件问题
新的RU硬件问题
①之前测试，平台打印段错误；
②直流电源12v供电，电流从1.5A偶尔跳至2.8A，然后回落。
③经@王永伟 及@杨晋测试定位，PRU从DU恢复的时钟有问题
解决办法：
寄回威视锐进行维修
补... 匿名用户

2021-02-19

18:28 功能 #405: tdd移植pru
以上均为今日遇到问题。 匿名用户
18:27 功能 #405: tdd移植pru
遇到各种问题进度卡住
①SDK软件一定几率闪退-》重启解决
②SDK软件出现eclips error等软件本身错误-》出现一次，重启解决
③需要跟老王协调硬件资源-》搭建新环境，缺少功率足够的适配器及对应接口的DC 12v线，后... 匿名用户
09:32 功能 #405: tdd移植pru
wi暂未开发，fr部分代码版本已出，正在解决工具软件问题 匿名用户

2021-02-18

09:40 错误 #434 (挂起): 下行FEC ENCODE TX HEADER中的帧号发生跳变，TTI未发生跳变
guo hanlin

2021-02-09

17:56 错误 #280 (已解决): DU自环配置split_len=1392byte时，跑一定时间后，显示CRC正确和错误都0
与其他问题重复，更换x86版本后，一直未出现。 杨 晋
17:55 错误 #292 (已解决): DU上电后，FPGA使用Program Device测试，reboot、执行Go.sh后，FPGA发现没有250M时钟
后续再未出现 杨 晋
17:53 错误 #294 (已解决): 修改符号tti产生异常的问题后，DU自环，split_len=1400byte，跑约10分钟后FPGA收不到数据
与其他问题重复，更换x86版本后，后续一直未出现 杨 晋
17:51 错误 #381 (已解决): Ecpri du-ru环回出现两次CRC错3000对4000
后续未出现。 杨 晋
17:51 任务 #409 (已解决): eCPRI-FR FPGA 2/4天线系统设计
杨 晋
17:50 任务 #416 (已解决): 合入代码，出FR_CPRI的DU FPGA版本
上板测试通过 杨 晋
15:22 错误 #422 (已解决): FR_CPRI调试，X86打印显示FFT DMA收到三次FPGA通知描述符完成，但译码未启动
1、上次在crc正确一段时间后挂掉应该是开的log较多，关闭一些log后，跑1个多小时crc仍然正确。
2、fft_dma_conv丢数问题，应该是因为cpri环回和原来RU相比，fft输出数据的时序有变化，可能更快了，fft_dm... 杨 晋
11:47 错误 #422 (挂起): FR_CPRI调试，X86打印显示FFT DMA收到三次FPGA通知描述符完成，但译码未启动
修改读fifo判断且加大fifo后，此问题不复现，DU -RU外环跑一会 crc error：0%，后来又出现挂死，但此问题未触发，应该是其他问题。
另外fft_dma_conv模块本来是为保护dma异常后，上行链路不挂死的，这个模... 杨 晋
11:27 错误 #422: FR_CPRI调试，X86打印显示FFT DMA收到三次FPGA通知描述符完成，但译码未启动
经加调测查看波形，发现du fpga的fft_dma_conv模块内读FFT输出fifo时，没有判断输出fifo几乎满，仅在写输出fifo时判断了几乎满（fifo深度为512），导致fft输出数据丢失，后级dma读取长度错误，导致dm... 杨 晋

2021-02-08

09:35 功能 #405: tdd移植pru
代码编写完成，进行仿真 匿名用户

2021-02-07

16:53 错误 #434 (进行中): 下行FEC ENCODE TX HEADER中的帧号发生跳变，TTI未发生跳变
guo hanlin
16:53 错误 #434 (挂起): 下行FEC ENCODE TX HEADER中的帧号发生跳变，TTI未发生跳变
... guo hanlin
09:36 功能 #405: tdd移植pru
由于时钟问题，补充了时钟模块，以产生TDD所需的TX时钟脉冲及idx，RX脉冲，设计完毕，编写代码。 匿名用户
09:31 错误 #422: FR_CPRI调试，X86打印显示FFT DMA收到三次FPGA通知描述符完成，但译码未启动
DU-RU外环测试，x86打印发现没有帧号子帧号，FPGA修改DU和RU代码后测试，CRC除前两时隙外都正确，但出现上行挂死问题，需要进一步分析 杨 晋
09:25 错误 #422: FR_CPRI调试，X86打印显示FFT DMA收到三次FPGA通知描述符完成，但译码未启动
DU自环测试时，上行链路必须在接收到下行时隙时才启动，与当前物理层流程不一致，需要连接RU进行测试。 杨 晋

2021-02-03

12:20 功能 #405: tdd移植pru
RU的tti及slot是ecpri恢复，目前使用该tti产生rx tti及sfn，供TDD模块使用 匿名用户

2021-02-02

18:08 功能 #405: tdd移植pru
仿真完毕。准备在板测试。
计划：
①直接在ecpri_wi的ru工程建立PL部分中断逻辑，使用vio控制；--》完成
②PS部分中断逻辑合并，使用Pl控制ps中断进行调试。--》完成
③测试ps部分无问题，开发PL部分TD... 匿名用户
15:53 错误 #422 (进行中): FR_CPRI调试，X86打印显示FFT DMA收到三次FPGA通知描述符完成，但译码未启动
上行数据到的太晚，之前的上行任务由于没有数据到达无法触发，nListRunning无法置0导致触发phy_stop... guo hanlin

2021-02-01

19:44 功能 #405: tdd移植pru
tdd的pl代码编写完毕。准备进行仿真，简单测例，无问题后出版本联调。
计划：
①直接在ecpri_wi的ru工程建立PL部分中断逻辑，使用vio控制；--》完成
②PS部分中断逻辑合并，使用Pl控制ps中断进行调试。--》... 匿名用户
11:39 错误 #422 (已解决): FR_CPRI调试，X86打印显示FFT DMA收到三次FPGA通知描述符完成，但译码未启动
杨 晋
10:14 错误 #421 (已关闭): FR_CPRI调试，FPGA发射fronthaul模块把数据丢弃
高 峰
10:14 错误 #420 (已关闭): FR_CPRI调试，X86收到tti中帧号一直是0
高 峰

2021-01-30

18:42 功能 #405: tdd移植pru
ps部分验证完毕，可以通过pl的控制，完成射频功率增大减小。目前使用irq中断。
进行pl部分逻辑开发
计划：
①直接在ecpri_wi的ru工程建立PL部分中断逻辑，使用vio控制；--》完成
②PS部分中断逻辑合并... 匿名用户
16:14 错误 #421 (已解决): FR_CPRI调试，FPGA发射fronthaul模块把数据丢弃
看到收到数据的子帧/时隙号和本地tti维护的不一致，所以把数据丢弃，原因是ecpribase.h一个寄存器配置错，以及wi tti那块一个问题，在fr版本需要修改 。 修改后问题解决。 杨 晋
16:13 错误 #421 (已关闭): FR_CPRI调试，FPGA发射fronthaul模块把数据丢弃
杨 晋
16:09 错误 #420 (已解决): FR_CPRI调试，X86收到tti中帧号一直是0
杨 晋
16:08 错误 #420 (已关闭): FR_CPRI调试，X86收到tti中帧号一直是0
因为du FPGA基于wi修改的，wi cpri版本不上报帧号， 重新修改后x86看到帧号正常 杨 晋

2021-01-28

14:44 功能 #405: tdd移植pru
完成Pps部分的纯中断逻辑测试，待合并入ps工程。
计划：
①直接在ecpri_wi的ru工程建立PL部分中断逻辑，使用vio控制；--》完成
②PS部分中断逻辑合并，使用Pl控制ps中断进行调试。--》进行中
③测试p... 匿名用户
10:35 任务 #409 (进行中): eCPRI-FR FPGA 2/4天线系统设计
暂定4天线走一个DMA 通道，另外以太ip例化两个，需要继续考虑两个以太ip输出天线01和23之间的对齐 杨 晋
10:32 任务 #416 (转测试): 合入代码，出FR_CPRI的DU FPGA版本
在降低译码时钟到110M，编码时钟到170M后，版本可以出来，在上板测试中。 杨 晋

2021-01-27

18:10 功能 #405 (进行中): tdd移植pru
匿名用户
18:09 功能 #405: tdd移植pru
进度：
①TDD的设计关闭，包括FPGA部分的状态机、模块、引脚。
②暂时无法建立轻量系统
计划：
①直接在ecpri_wi的ru工程建立PL部分中断逻辑，使用vio控制；
②以及PS部分中断逻辑，使用PS部分的串口进行... 匿名用户
15:36 任务 #416 (进行中): 合入代码，出FR_CPRI的DU FPGA版本
杨 晋
15:35 任务 #416 (已解决): 合入代码，出FR_CPRI的DU FPGA版本
杨 晋
15:30 任务 #409 (挂起): eCPRI-FR FPGA 2/4天线系统设计
杨 晋
 

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