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从 2020-05-15 到 2020-06-13
2020-06-13
- 19:09 错误 #145 (已解决): 运行L1初始化RF时打印value:0, spiBit:5, doneBitLevel:1
- value:0, spiBit:5, doneBitLevel:1
value:0, spiBit:5, doneBitLevel:1
value:0, spiBit:5, doneBitLevel:1
value:0, spi... - 15:23 错误 #140: 同源后CRC错误率在30%~50%
- 射偏反馈，频偏存在抖动现象，修正问题版本后待测试
- 15:22 任务 #133: zlog和采数工具重构
- 采数工具初步测试正常，采数功能的极限待测试
- 15:21 任务 #133: zlog和采数工具重构
- zlog存在INFO等级和DEBUG等级错误的bug还未解决，其他功能正常，log等级的变化也不会导致挂死
2020-06-11
- 19:38 错误 #140: 同源后CRC错误率在30%~50%
- 加入频偏补偿（-75HZ）后从log的结果来看，频偏的抖动确实存在，刨除个别的计算误差，大多数时候，当频偏计算绝对值结果小于100Hz的时候，CRC都是正确的；一旦大于150，就不正确，所以会出现统计结果30~50%错误
- 14:34 错误 #140 (已解决): 同源后CRC错误率在30%~50%
- 通过采数matlab仿真发现后七个symbol存在残留频偏，估计为75Hz
- 14:31 任务 #133: zlog和采数工具重构
- 当前采数方案为驱动测获得指针后x86继续正常运行，驱动测保存数据时指针可能已经发生变化，方案修改为使用memcpy，将数据拷贝到驱动侧的buffer中再处理。
2020-06-08
- 11:05 任务 #133 (已关闭): zlog和采数工具重构
- 因采数和log等级降低会导致正常流程挂死，需要将log和采数工具绑定单独的线程，由平台侧开发，物理层配合测试。
测试步骤
1.验证log等级降低时是否挂死
2.验证采数是否正确
- 10:59 错误 #132 (已关闭): 同步信道对发测试CRC错误
- 对发测试时出现CRC偶尔全错，偶尔错误率在10%左右。
测试方案如下：
首先使用新的衰减保证衰减平衡
1. 采数后仿真，分析星座图
2. 分析信道估计结果
3. 射频同源，在时钟同步的情况下验证频偏调整是否有问题
4. F... - 10:54 功能 #131 (已解决): 同步信道频偏调整平滑功能
- 增加了频偏调整平滑功能，每25次的频偏调整将被累加并平均，每隔50个周期的跟踪将下发频偏调整，减少偶然误差造成的影响，增加调整量精度
- 10:49 错误 #128: 频偏调整不准确导致CRC错误和失步
- 频偏调整间隔增大，初始捕获五次一个周期，跟踪50次
- 10:47 错误 #128 (进行中): 频偏调整不准确导致CRC错误和失步
- 加入频偏调整保护，超出-7k~7k范围的频偏值将被调整到范围内
- 10:45 错误 #128 (已解决): 频偏调整不准确导致CRC错误和失步
- 频偏调整不准确导致CRC错误和失步，频偏调整值过大，一直于12~13k，经过采数matlab仿真发现频偏调整值跳出了周期
- 10:42 错误 #125 (已解决): 同步信道样点调整错误
- 样点调整方向未与FPGA对齐，样点调整方向与sfidx方向不同
- 10:41 错误 #125 (已解决): 同步信道样点调整错误
- 同步信道样点调整错误，调整值过大，不准确导致失步，初步推断为接口问题
2020-05-19
- 16:45 错误 #107 (已解决): 同步信道在新平台测试接收数据错误
- FPGA与X86 IQ顺序不一致
- 16:43 错误 #115 (已解决): 无法进入同步任务
- 开机后第一次运行无法进入同步，FPGA定位到问题：读描述符时间过长，fifo溢出
2020-05-15
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