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从 2020-06-04 到 2020-07-03
2020-07-03
- 12:19 错误 #169 (已解决): CRC部分错误，星座图四角出现平角
- 12:18 错误 #169 (已解决): CRC部分错误，星座图四角出现平角
- 原因：功率太大，导致削顶
- 12:05 错误 #145 (已解决): 运行L1初始化RF时打印value:0, spiBit:5, doneBitLevel:1
- 2.240编译驱动后成为slave,导致无法初始化射频，该问题多数为底层驱动不正确
- 10:59 错误 #168 (已解决): CRC全错，星座图为从内向外发散的点状圆形图
- CRC全错，星座图为从内向外发散的点状圆形图
原因：
1. 收发频点设置错误
2020-07-02
- 18:24 错误 #145 (反馈): 运行L1初始化RF时打印value:0, spiBit:5, doneBitLevel:1
- FPGA版本问题
value:24, spiBit:5, doneBitLevel:1 - 12:04 错误 #165 (已解决): MATLAB链路在4RB配置下译码错误
- 12:04 错误 #165: MATLAB链路在4RB配置下译码错误
- 1.输入数据应按照32byte一组反序进行输入
2.输入数据应为软信息
3.G(TB内的可以用于传输的所有有效比特数)计算错误，应按照协议计算--nRE*ModulateOder
4.原程序使用发端的序列与接收的译码序列直接进行...
2020-07-01
- 11:33 错误 #165 (已解决): MATLAB链路在4RB配置下译码错误
- 信息源编码后的长度为646的随机01序列，收端译码后的结果前144位是错误的（不论信息源是什么，收端的前144位都是不正确的），从145到656位是信息源01互反的序列
2020-06-29
- 17:02 功能 #164: 双天线干扰问题
- 补充隔离度：
经过单机测试，使用E1F_NR_V_1_5_2_T200621版本，以及NR的代码，测试隔离度为46~48dB - 17:01 功能 #164 (已关闭): 双天线干扰问题
- 17:01 功能 #164 (已关闭): 双天线干扰问题
- 问题描述：
TDD模式下，天线1 天线0的隔离度不够，在8dB
补充：经过测试，外置单音源 接trx的幅值小于接rx的幅值
分析：TDD_FDD_SW未设置为0，导致rx通道是 rx-rx,而非rx-trx
解决：...
2020-06-21
- 17:33 任务 #133: zlog和采数工具重构
- 采数的性能测试结果：
1. 如果tmp挂在硬盘上，采数性能可以支撑200M/s，超过的话会有丢数据的情况；
2. 如果tmp挂在内存上，采数性能可以支撑700M/s 以上；
2020-06-17
- 17:29 错误 #146: 同源后64QAM在不同MCS的下的测试问题
- 将期待的PSS信号位置向后调整一个样点（275/147——> 276/148）后，不再出现无法通过调整衰减解决的CRC全错问题，但依然存在：在相同的衰减参数情况下，每次运行的CRC错误率上下浮动变化，而且变化幅度非常大
- 17:19 错误 #146: 同源后64QAM在不同MCS的下的测试问题
- 同源后64QAM在MCS=24/25时偶尔CRC全错, 初步猜测为同步时偏存在残留误差（32样点），导致符号间干扰，数据信道取数据时按照错误的同步位置，取到了后一个符号的部分CP
2020-06-16
- 20:00 错误 #146 (已解决): 同源后64QAM在不同MCS的下的测试问题
- 由于FPGA降频，当前qam64在高码率的情况下会译码超时导致挂死，因此可以不挂死的MCS设置为最大MCS=25。
2020-06-15
- 09:33 错误 #140 (已解决): 同源后CRC错误率在30%~50%
- 驱动侧修改同源代码后问题解决，CRC错误率0%
2020-06-13
- 19:09 错误 #145 (已解决): 运行L1初始化RF时打印value:0, spiBit:5, doneBitLevel:1
- value:0, spiBit:5, doneBitLevel:1
value:0, spiBit:5, doneBitLevel:1
value:0, spiBit:5, doneBitLevel:1
value:0, spi... - 15:23 错误 #140: 同源后CRC错误率在30%~50%
- 射偏反馈，频偏存在抖动现象，修正问题版本后待测试
- 15:22 任务 #133: zlog和采数工具重构
- 采数工具初步测试正常，采数功能的极限待测试
- 15:21 任务 #133: zlog和采数工具重构
- zlog存在INFO等级和DEBUG等级错误的bug还未解决，其他功能正常，log等级的变化也不会导致挂死
2020-06-11
- 19:38 错误 #140: 同源后CRC错误率在30%~50%
- 加入频偏补偿（-75HZ）后从log的结果来看，频偏的抖动确实存在，刨除个别的计算误差，大多数时候，当频偏计算绝对值结果小于100Hz的时候，CRC都是正确的；一旦大于150，就不正确，所以会出现统计结果30~50%错误
- 14:34 错误 #140 (已解决): 同源后CRC错误率在30%~50%
- 通过采数matlab仿真发现后七个symbol存在残留频偏，估计为75Hz
- 14:31 任务 #133: zlog和采数工具重构
- 当前采数方案为驱动测获得指针后x86继续正常运行，驱动测保存数据时指针可能已经发生变化，方案修改为使用memcpy，将数据拷贝到驱动侧的buffer中再处理。
2020-06-08
- 11:05 任务 #133 (已关闭): zlog和采数工具重构
- 因采数和log等级降低会导致正常流程挂死，需要将log和采数工具绑定单独的线程，由平台侧开发，物理层配合测试。
测试步骤
1.验证log等级降低时是否挂死
2.验证采数是否正确
- 10:59 错误 #132 (已关闭): 同步信道对发测试CRC错误
- 对发测试时出现CRC偶尔全错，偶尔错误率在10%左右。
测试方案如下：
首先使用新的衰减保证衰减平衡
1. 采数后仿真，分析星座图
2. 分析信道估计结果
3. 射频同源，在时钟同步的情况下验证频偏调整是否有问题
4. F... - 10:54 功能 #131 (已解决): 同步信道频偏调整平滑功能
- 增加了频偏调整平滑功能，每25次的频偏调整将被累加并平均，每隔50个周期的跟踪将下发频偏调整，减少偶然误差造成的影响，增加调整量精度
- 10:49 错误 #128: 频偏调整不准确导致CRC错误和失步
- 频偏调整间隔增大，初始捕获五次一个周期，跟踪50次
- 10:47 错误 #128 (进行中): 频偏调整不准确导致CRC错误和失步
- 加入频偏调整保护，超出-7k~7k范围的频偏值将被调整到范围内
- 10:45 错误 #128 (已解决): 频偏调整不准确导致CRC错误和失步
- 频偏调整不准确导致CRC错误和失步，频偏调整值过大，一直于12~13k，经过采数matlab仿真发现频偏调整值跳出了周期
- 10:42 错误 #125 (已解决): 同步信道样点调整错误
- 样点调整方向未与FPGA对齐，样点调整方向与sfidx方向不同
- 10:41 错误 #125 (已解决): 同步信道样点调整错误
- 同步信道样点调整错误，调整值过大，不准确导致失步，初步推断为接口问题
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