活动
从 2021-10-30 到 2021-11-28
2021-11-24
- 18:07 任务 #699: L1C模块功能开发
- L1C增加与DU的UDP socket，代码添加测试完成。
下一步计划：等待和PHY进行联调，等待协议栈接口更新。
2021-11-23
2021-11-19
- 21:49 错误 #707 (进行中): 同步设置sfn调整异常
- 21:32 错误 #707 (挂起): 同步设置sfn调整异常
- 问题描述：
在进行小区搜索设置sfn调整（fpga_cfg_set_slot_idx）调试时：
1.
现象：最初发现驱动解析的数据头中的slotidx与decomp中解析的数据头不一致，怀疑是drv处bufferidx处理有错... - 19:49 错误 #702 (已解决): 物理层初始化RU时卡死
- 18:05 错误 #678: ste fpga 个别FPGA版本会出现启动后，屏蔽接收，只有发送时会出现没有输出的现象。
- 这个现象是否可能也是这个原因：http://192.168.1.104:81/redmine/issues/703
2021-11-18
- 09:56 错误 #695: 驱动初始化时出现与PucchSeq内存分配相关的异常打印
- 怀疑是内存没有清零，存放的是以前的脏数据。 在demo的测试中，构造函数中是会自动清零的。
先增加清零，等下个版本看是否还会有。
2021-11-17
- 17:30 错误 #702: 物理层初始化RU时卡死
- 现象：
①如下图1， FPGA ru ps_pl_interface模块，state_c为idle时，proc_busy拉高。状态异常。
②调整状态机后，出现state_c处于SEND INTR(向ps发送中断）,无法跳转。
... - 14:39 错误 #702 (已解决): 物理层初始化RU时卡死
- 物理层启动初始化时，卡死在频点配置或者RU配置处，
RU挂死，断电重启RU恢复正常... - 09:50 任务 #699: L1C模块功能开发
- L1C任务进度:
1. L1C 和DU的接口完成的工作记录：
具体完成消息为：
Parameter Request/Parameter Response
Initial Configuration Reque...
2021-11-16
- 09:45 任务 #699 (进行中): L1C模块功能开发
- L1C任务进度：（l1app 和 testapp 支持这两个测试环境）
1. testapp 已经完成，给PHY的各个过程的参数配置完成，简单的时序可以把各个流程串起来跑，剩下的就是PHY加代码自己测试，L1C支持测试。
2. l... - 09:32 任务 #699 (进行中): L1C模块功能开发
- 记录L1C模块的开发进展和问题记录。
2021-11-12
- 14:39 错误 #695 (进行中): 驱动初始化时出现与PucchSeq内存分配相关的异常打印
- 11:10 错误 #695 (挂起): 驱动初始化时出现与PucchSeq内存分配相关的异常打印
- 11:07 错误 #695 (挂起): 驱动初始化时出现与PucchSeq内存分配相关的异常打印
- 打印详情：...
2021-11-10
- 15:28 功能 #677 (进行中): STE FPGA配置接口需求
- 15:27 错误 #675 (已解决): dev Num: 0 <<get fth error>>
- 15:25 功能 #655: 测试环境搭建
- STE 终端物料清单：¶
产品型号：SORP-5G-STE100-1P5
https://tea7cf22fe.feishu.cn/file/boxcnmuE48v3Q1d8oYkYwyWX9Je
CPU （英特尔i9-99... - 15:18 功能 #655: 测试环境搭建
- STE 终端物料清单：¶
产品型号：SORP-5G-STE100-1P5
https://tea7cf22fe.feishu.cn/file/boxcnmuE48v3Q1d8oYkYwyWX9Je
CPU （英特尔i9-99... - 15:14 功能 #655 (进行中): 测试环境搭建
- 15:11 错误 #685 (已解决): 终端与基站首次同步存在22k~30k频偏
2021-11-08
- 17:26 错误 #685: 终端与基站首次同步存在22k~30k频偏
- 确认了一下频偏的问题，FPGA卡ba5215上不配置压控，电压就是0，有8ppm偏差，大概28kH左右
- 12:19 错误 #685 (已解决): 终端与基站首次同步存在22k~30k频偏
- 2021.11.8
采数后matlab仿真发现，首次同步，每次都存在一个载波左右的频偏，范围在22k~30kHz左右
排除SSB配置错误导致的，原因是从9371出口采得一个时隙的时域数据，通过matlab画图发现中心直流信号存在偏...
2021-11-04
- 12:31 功能 #651 (已解决): FPGA上下行时偏调整功能
- 见《上下行调整-简版.docx》及《上下行调整-测例》
终端同步调整
sample_adj （sflen_adj)
发射调整：tx_offset - 12:25 功能 #653 (挂起): AU PPS功能
- 12:24 功能 #655: 测试环境搭建
- 已搭建，并对拷运行。
待测试 - 12:24 功能 #655: 测试环境搭建
- 使用定制10cm可用,BOM见飞书
https://item.taobao.com/item.htm?spm=a230r.1.14.127.45a27d5bav6EhA&id=631759979532&ns=1&abbucket... - 12:21 错误 #657 (已解决): AU 上下行功能
- 12:20 错误 #676 (已解决): PHY启动时卡在：Start config RU
- 12:19 功能 #677: STE FPGA配置接口需求
- ①功能描述 ： 见文档《上下行调整_简版.docx》
②FPGA列出bar寄存器表的及使用方法描述
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