活动
从 2021-12-12 到 2022-01-10
2022-01-10
- 10:06 任务 #699: L1C模块功能开发
- 联调中：总的进度是：PHY发送msg1多次，基站第一次解对，后面几次都错误，PHY在定位中。
L1C：暂时没有发现问题。
2021-12-28
- 15:16 任务 #699: L1C模块功能开发
- L1C任务进度：
1. L1C 和 DU联调：基本完成
2.L1C 和PHY联调：
-小区搜索和解析MIB完成，L1C可以获取PHY通知小区搜索成功，L1C可以获取PHY解析完的MIB和PBCH的参数；-
DCI1_0 w...
2021-12-23
- 17:42 错误 #746 (挂起): 终端251同步通道接收数据全噪声，导致小区搜索失败
- 16:28 错误 #746: 终端251同步通道接收数据全噪声，导致小区搜索失败
- 由黑色电缆更换为光纤后环境正常
- 14:54 错误 #746 (进行中): 终端251同步通道接收数据全噪声，导致小区搜索失败
- 14:54 错误 #746 (挂起): 终端251同步通道接收数据全噪声，导致小区搜索失败
- 使用中突然出现的问题，问题出现后reboot和shutdown重启后都无法恢复正常
更换RU后恢复正常，正常使用一天后问题复现
检查终端异常后保存的数据，发现全部为噪声，无法搜索到同步信号 - 15:10 任务 #699: L1C模块功能开发
- L1C代码设计开发完成，需要和PHY 和 DU进行联调：
1. L1C 和 DU联调：
L1C 和 DU之间的接口除了rrcSetup，其他消息都已经测试完成，存在下面几个问题：
L1C 和 DU之间目前通过UDP通信，时延比较...
2021-12-21
- 09:58 错误 #714: 同步进入跟踪状态打开FH RX通道后TTI异常
- 去掉物理层非必要的全部printf打印，改为zlog, 打开单独的ssh窗口，使用tail -f XXX.log | grep KEYWORD 过滤log关键词并监控状态
- 09:56 错误 #695 (挂起): 驱动初始化时出现与PucchSeq内存分配相关的异常打印
- 09:55 错误 #725 (已解决): 同步跟踪状态下，样点调整后信噪比降低
- 在终端192.168.8.252上运行1小时后无异常，问题状态转为解决
2021-12-20
- 17:56 错误 #725 (转测试): 同步跟踪状态下，样点调整后信噪比降低
- FPGA新版本进行测试，在同步跟踪状态下，未再出现信噪比降低现象。
- 17:55 错误 #725: 同步跟踪状态下，样点调整后信噪比降低
- 经分析测试，第一次初始调整后校验失败的原因是同步模块中两天线重排序不支持输入数据间隔太大。修改后进行测试， 第一次初始调整后校验通过，进入同步跟踪状态。
- 11:27 功能 #655: 测试环境搭建
- 1. 安装USB下载线需要将RU上的螺丝都卸掉，包括绿色电路板，然后将mico USB 线头上的胶皮用刀削薄；
2. 将电路板上的开关置为 1：on, 2 off
!20211220-112357.png!
2021-12-15
- 14:46 错误 #735 (转测试): FPGA1211出的版本在线加载后，第一次reboot测试，发现pss_conv模块输出head_fifo被写满，phy打印时隙号不匹配
- 14:46 错误 #735: FPGA1211出的版本在线加载后，第一次reboot测试，发现pss_conv模块输出head_fifo被写满，phy打印时隙号不匹配
- fpga的pss_conv模块输出给同步（prach）模块的head中填的长度信息是pcie bra配置的，新fpga版本把同步模块改成250M时钟后，同步模块工作起始时刻变早了（原来245.76M时钟生成慢），此时可能bar还没有配...
2021-12-13
- 18:19 错误 #725: 同步跟踪状态下，样点调整后信噪比降低
- 为解决该问题，fpga版本更新至T211209_terminal_verAlc9d1_firlv0
该版本的问题记录在 错误 _ #735_ ：http://192.168.1.104:81/redmine/issues/735 - 18:13 错误 #725: 同步跟踪状态下，样点调整后信噪比降低
- fpga新版本测试现象：加载后首次reboot，x86打印时隙号不一致； 继续reboot测试，没有前述问题，但搜索小区成功后，第一次初始调整后校验失败，x86看到接收数据异常。
- 18:10 错误 #725: 同步跟踪状态下，样点调整后信噪比降低
- 上周测试发现第一次初始调整后的同步跟踪都朝着一个方向，调整值-16，RU的模块会把变短的时隙数据补全，累积下来会导致fpga 同步模块(245.76M时钟处理两天线)来不及处理，输入fifo满，修改代码把同步模块工作时钟改成250M，...
- 18:04 错误 #735: FPGA1211出的版本在线加载后，第一次reboot测试，发现pss_conv模块输出head_fifo被写满，phy打印时隙号不匹配
- 为解决#错误725，fpga版本更换为：T211209_terminal_verAlc9d1_firlv0
修改前的版本为： E2F_EPB02_V112_T211103_270M_terminal_verA1c9c (小区搜索4~... - 17:59 错误 #735 (进行中): FPGA1211出的版本在线加载后，第一次reboot测试，发现pss_conv模块输出head_fifo被写满，phy打印时隙号不匹配
- !ste3.png!
fpga使用x86发送同步描述符触发采样，发现tti和同步数据偏差超过1个时隙。
再次reboot后测试没这个现象：
!ste4.png! - 17:55 错误 #735 (转测试): FPGA1211出的版本在线加载后，第一次reboot测试，发现pss_conv模块输出head_fifo被写满，phy打印时隙号不匹配
- 后续reboot测试时没有这个现象。
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