雪峰赖

解决方案集成测试 (开发人员, 2024-09-19)
eMBB2.0 BBIT (开发人员, 2024-09-19)
STE (开发人员, 2024-09-19)
研发产品测试 (开发人员, 2024-09-19)
2.0基站产品化测试 (开发人员, 2024-09-19)
STUE(国产化平台) (开发人员, 2024-09-19)
3.0基站产品测试 (开发人员, 2024-09-19)
B5G_UE (开发人员, 报告人员, 2025-01-06)
FirstCall (开发人员, 报告人员, 2024-11-28)
基站横联 (开发人员, 报告人员, 2025-04-17)

11:30 基站横联错误 #4351 (已关闭): 横联功率上报Power值异常: 给协议栈上报时候取值， l1c_drv_Rx_pwr_ind->Rx0_pwr[slot_in_5ms]，中的ITEM Rx0_pwr是uint32, 对应的DDR取值应该是LOAD_EX_W，原来是LOAD_EX_B 雪峰赖

11:25 B5G_UE 错误 #4147 (已关闭): 物理层PDCCH漏检，下一个slot检测到DCI0_1，没有往MAC层上报: 现在物理层的逻辑是PDCCH检测并解析DCI0_1后，更加里面的ndi的反转来判断是否是上个包已经正确接收，如果是新传上报ul_grant 否则不上报。通过LOG 分析发现同一HarqID中的ndi没有反转，（PDCCH 漏检），物理... 雪峰赖

16:14 B5G_UE 功能 #3564 (已解决): PHY版本编译时自动打印git commitID: 雪峰赖
16:11 FirstCall 错误 #3454: Msg6的ACK回复失败: 通过提前2个SLOT 来填写PUCCH的参数，提前1个Slot来Trigger Slot，这样可以把DDR的读写时间分散到不同的SLOT中，但是这样会导致K1值变大，最新版本修改为提前一个SLOT完成PUCCH的参数填写和PUCCH的... 雪峰赖
15:50 FirstCall 错误 #4025: 三终端每5slot 最后一个slot解不对: 提前一个SLOT配置PDCCH的参数雪峰赖
15:36 B5G_UE 错误 #3821: UU口PUU口PDC DCI1_1的slot号，与基站侧下发的DCI1_1的slot不同，导致L1c计算的PUH上报时机与基站接收时机不一致: 这个问题是出现在L1C 回朔PDCCH 解析DCI1_1的SLOT号,由于存储的结构体数组下标用的是当前PDCCH解析DCI的SLOT，而内容填写的是从DeOfdm传过来的空口SLOT，空口SOT比DCI解析的SLOT要提前一个SLO... 雪峰赖

10:19 B5G_UE 错误 #4116 (进行中): 添加SR和优化K1&K2， UE进入ACTIVE状态后，出现核4挂死: 雪峰赖
09:59 FirstCall 错误 #4113 (进行中): 修改RA_RNTI的桩去除的代码后，概率性（10-20%）出现核4挂死: 在原来移植STE的代码的基础上对PRACH occasion 和RA_RNTI 的桩进行祛除，发现核4死在SIB 1接收后的时间点的概率明显升高雪峰赖

10:05 B5G_UE 错误 #4044 (审视): 终端发送PUCCH Format0 带 SR Only 或者 SR+HARQ_ACK, 基站2.0 无法检测到: 基站配置UE的 SR周期后，MAC发送SR后，PHY在指定的时间发送PUCCH，但是2.0基站检测到的是DTX
基站分配的PUCCH的SR资源指示的Prbindex为4，但是UE侧发送的时候选择的非基站分配的SR资源，导致RB位置不... 雪峰赖

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